.RU

Архитектура 16-разрядного универсального микропроцессора



Г

лава 2. Архитектура 16-разрядного микропроцессора
Глава 2 Архитектура 16-разрядного универсального микропроцессора
В главе рассматривается архитектура конкретного 16-разрядного микропроцессора. Во второй главе уже рассмотрены общие подходы к анализу вычислительных систем, поэтому в нашем случае мы будем следовать по предложенному плану.

В качестве примера мы выберем микропроцессор семейства 80Х86 фирмы Intel. Этот микропроцессор, фактически, на многие годы стал эталоном архитектуры современных микропроцессоров, на нем построено множество ВС. Этот микропроцессор в модифицированном виде применяется и в настоящее время, поэтому материал кроме теоретического имеет и практическое значение.

Микропроцессор 8086 был представлен в 1978 и нашел применение как основа построения процессора микроЭВМ. Сегодня в мире имеются буквально миллионы систем основанных на этом микропроцессоре. С количеством программного обеспечения, написанного для 8086, не конкурирует никакая другая архитектура.

Однако в начале 80-х годов стало ясно, что замена для 8086 была необходима. Система на основе микропроцессора 8086 требовала множество дополнительных схем, чтобы выполнить даже несложную разработку. Фирма Intel почувствовала потребность интегрировать обычно используемые внешние устройства системы на тот же самый кремниевый кристалл, что и центральный процессор. В 1982 Intel удовлетворила эту потребность, представляя семейство микропроцессо­ров 80186. Первоначальный 80186 объединил расширенный централь­ный процессор 8086 с шестью обычно используемыми внешними устройствами системы. Параллельно Intel прикладывала усилия по разработке микропроцессора 80286. Этот микропроцессор начал путь к самой высокоэффективной архитектуре Intel, которая сегодня включает Intel386, Intel486 и Pentium микропроцессоры.

В 1987 Intel объявила второе поколение семейства микропроцес­соров 80186: 80C186/C188. Семейство 80C186 совместимо с семейством 80186 и имеет расширенный набор элементов. Высокоэффективный процесс производства позволил вдвое повысить тактовую частоту и вчетверо снизить потребляемую мощность. Следующий важный шаг произошел в 1990 с введением в семейство 80C186EB. Центральный процессор 8086 был повторно разработан как статический модуль, внешние устройства семейства были также повторно разработаны как статические модули со стандартными сопряжениями.

В 1991 г. семейство 80C186 было снова расширено введением трех новых изделий: 80C186XL, 80C186EA и 80C186EC. Они отличаются сниженным энергопотреблением и повышенным быстродействием.
^ 2.1.Функциональная схема микропроцессора 8086
Микросхема 8086 представляет собой однокристальный высоко­производительный 16-разрядный микропроцессор с фиксиро­ванной системой команд. Микропроцессор предназначен для использования в качестве центрального процессорного устройства при построении средств вычислительной техники – от простейших одно­платных микроЭВМ до высокопроизводительных мультипроцессорных систем.

Микропроцессор обладает высоким быстродействием, обеспечивает возможность прямой адресации памяти объемом до 1М байта, 65536 устройств ввода и 65536 устройств вывода. Для вычисления адресов операндов, размещенных в памяти, используется 24 режима адресации. Микропроцессор имеет векторную структуру прерываний и обеспечивает обработку до 256 запросов прерываний трех типов: внешних, внутренних и программных.

Архитектурной особенностью микропроцессора 8086 является наличие аппаратно-программных средств, позволяющих упростить построение мультипроцессорных систем на его основе. Эти средства обеспечивают синхронизацию работы нескольких независимых (выполняющих собственные потоки команд) процессоров, имеющих общие ресурсы, а также синхронизацию параллельной работы микропроцессора и сопроцессоров (специализированных процессоров, аппаратно реализующих команды сложных процедур). Микропроцессор 8086 характеризуется двумя режимами работы – минимальным и максимальным, которые отличаются способом формирования сигналов обмена и соответственно возможностями реализуемых систем.

Функциональная схема микропроцессора приведена на рис.2.1. Структура микропроцессора 8086 ориентирована на параллельное выполнение функций выборки и выполнения команд и состоит из устройства сопряжения канала (УСК), устройства обработки (УО) и устройства управления и синхронизации.

Устройство сопряжения канала предназначено для формиро­вания физического адреса памяти, выборки команд из памяти и записи их в очередь команд, чтения операндов команд из памяти или регистров ввода/вывода, записи результатов выполнения команд в память или регистры ввода/вывода.

В УСК входят: шесть 8-разрядных регистров очереди команд; четыре 16-разрядных сегментных регистра; 16-разрядный регистр адреса (указателя) команды; 16-разрядный регистр обмена; 16-разрядный сумматор адреса.



Рис.2.1. Функциональная схема микропроцессора

Устройство обработки предназначено для выполнения операций по обработке данных. Команды, выбранные из памяти и записанные в регистры очереди команд УСК, по запросам от УО поступают через 8-разрядную магистраль команд на микропрограммное устройство управления, которое декодирует команды и вырабатывает соответ­ствующую последовательность микрокоманд, управляющую процессом выполнения текущей операции. УО не имеет непосредствен­ной связи с внешней магистралью системы и обменивается данными через регистр обмена с УСК.

В устройство обработки входят: 16-разрядное арифметико-логическое устройство, восемь 16-разрядных регистров общего назначения, 16-разрядный регистр признаков состояния микропро­цессора.

Команды всегда выбираются из памяти как слова, независимо от четности или нечетности адреса, по которому производится чтение команды.

Отличительной особенностью 8086 является возможность аппаратной перестройки внутренней структуры схемы управления и синхронизации. Выбор режима функционирования этой схемы предоставляет разработчику системы возможность выбора подмножества выходных управляющих сигналов в соответствии со степенью сложности проектируемой микропроцессорной системы. Системная настройка обеспечивается специальным выводом выбора режима MN/MX.

Микропроцессор позволяет обрабатывать 256 типов прерываний с номерами от 0 до 255, которые делятся на внешние аппаратные, внутренние аппаратные и программные. Запросы на внешние прерывания формируются внешними по отношению к микропроцессору устройствами. Запросы на внутренние прерывания формируются при выполнении определенных команд или по некоторым условиям при выполнении команд. По любому прерыванию управление передается программе (процедуре) обслуживания прерывания посредством вектора прерывания, выбираемого из таблицы векторов прерывания, располагаемой в памяти.

Запросы на внешние прерывания воспринимаются и обрабатываются после выполнения текущей команды. ^ Внешние прерывания поступают на микропроцессор по двум внешним выводам (INT и NMI) и делятся на маскируемые и немаскируемые.

Вопросы, связанные с использованием режима прерываний обсуждаются более подробно далее в шестой главе, которая посвящена принципам организации обмена данными между микропроцессором и внешними устройствами.
^ 2.2. Интерфейсные сигналы микропроцессора, циклы обмена с шиной
Микропроцессор взаимодействует с системой посредством внеш­них интерфейсных сигналов. Эти сигналы могут быть разделены на три группы: адрес/данные, управление и служебные. Назначение некото­рых выводов микропроцессора зависит от его режима работы. Режим работы определяется специальным сигналом MN/MX. Минимальный режим включается при подаче на вход MN/MX логической 1, макси­мальный – при подаче на вход MN/MX логического 0. Графическое представление микропроцессора показано на рис.2.2. На этом рисунке отрицание названия сигнала подразумевает, что активный уровень сигнала низкий. Обозначения выводов микропроцессора в минимальном режиме, если функции выводов в минимальном режиме отличаются от их функций в максимальном, даются в круглых скобках.



Рис. 2.2. Графическое представление микропроцессора 8086

Теперь опишем основные сигналы микропроцессора.

Сначала мы рассмотрим сигналы адреса/данных. На рис. 2.2 эти сигналы имеют мнемонику AD или A. Микропроцессор 8086 имеет совмещенную шину адреса и данных, обычно называемую мультиплексированной шиной адреса/данных. Временное мультиплек­сирование данных и адресов позволяет сократить требуемое количество выводов корпуса микропроцессора. Шина может быть разделена с помощью внешних регистров-защелок на отдельные шины адреса и данных. Выводы шины адреса (A19 … A16) указывают четыре старших адресных бита. Активный уровень этих сигналов – высокий. Сигналы шины адреса/данных (AD0…AD15) образуют мультиплексированную шину адреса данных микропроцессора.

Сигнал ^ BHE (разрешение старшего байта шины) используется, чтобы разрешить передачу данных по старшей половине шины данных (D8…D15). Сигнал BHE должен иметь низкий уровень для разрешения передачи старшего байта данных. Сигнал BHE не нуждается в промежуточном запоминании в регистре-защелке. Передача слова или байта по шине данных определяется значениями сигналов A0 и BHE.

^ Сигналы управления отличаются в минимальном и максималь­ном режимах. В минимальном режиме микропроцессор вырабатывает все необходимые системе сигналы управления. В максимальном режиме необходим внешний системный контроллер. Микропроцессор вырабаты­вает сигналы состояния, которые поступают на этот контроллер, а он вырабатывает все необходимые управляющие сигналы.

Далее описаны сигналы для микропроцессора в минимальном режиме.

Сигнал ALE (разрешение фиксации адреса) обеспечивается процессором, чтобы зафиксировать адрес на мультиплексированной шине адреса/данных. Активный уровень сигнала ALE – высокий, правильное значение адреса гарантируется по срезу данного сигнала.

Строб записи (WR) указывает, что данные с шины данных должны быть написаны в память или устройство ввода/вывода. Этот сигнал имеет активный низкий уровень.

Строб чтения (RD) – сигнал с активным низким уровнем, который указывает, что процессор выполняет цикл чтения памяти или устройства ввода/вывода.

Передача/прием данных (DT/R) управляет направлением потока данных через внешний приемопередатчик шины данных. Когда сигнал имеет низкий уровень, данные передаются к процессору. При высоком уровне процессор передает данные на шину данных.

Разрешение данных (^ DEN) активизирует приемопередатчики шины данных. DEN активен всегда, когда происходит передача данных. Активный уровень – низкий. DEN не активен всякий раз, когда DT/R изменяет состояние.

Память/УВВ (M/IO) – определяет, куда предаются данные. Когда уровень сигнала низкий, данные передаются к устройству ввода/вывода. Когда высокий – данные передаются в память.

Запрос на прерывание (INTR) сигнал требования прерывания вне­шним устройством. Это входной сигнал, его активный уровень – высо­кий. В ответ микропроцессор обеспечивает сигнал подтверждения прерывания (INTA) с активным низким уровнем. Это сигнал маскируемого прерывания.

Немаскируемое прерывание (NMI) вызывает прерывание с вектором 2. Немаскируемое прерывание нельзя запретить программно.

HOLD (активен при высоком уровне сигнала) указывает, что другое устройство управления передачей данных по шине требует внешнюю шину. Процессор генерирует сигнал HLDA в ответ на запрос. Одновременно с формированием сигнала HLDA, процессор переводит шины в высокоимпедансное состояние. После снятия сигнала HOLD процессор переводит сигнал HLDA в неактивное состояние. Когда процессор должен выполнить другой цикл шины, он будет снова управлять локальной шиной и шинами управления.

В максимальном режиме сигнал LOCK указывает, что другие устройства управления передачей данных по шине системы не могут получить прав управления. Сигнал LOCK имеет активный низкий уровень. Сигнал LOCK формируется по специальной команде префикса блокировки (LOCK) и активизируется в начале первого цикла передачи данных, связанного с командой следующей непосредственно после префикса блокировки и остается активным до завершения этой команды. Если сигнал LOCK активен, выборки команд из памяти в очередь команд не происходит.

Выводы QS0 и QS1 несут информацию о состоянии очереди команд процессора. Табл.2.1 показывает возможные состояния очереди команд.

Сигналы состояния цикла шины (S0…S2) кодируют тип машинного цикла, выполняемого микропроцессором, как показано в табл.2.2.

В максимальном режиме HOLD-HLDA протокол трансформи­ру­ется в протокол управления доступом к шине Запрос/Разрешение (RQ/GT). Это позволяет другим сопроцессорам включаться в общую систему с микропроцессором 8086.

^ Таблица 2.1

Операции с очередью команд

QS1

QS0

Операции с очередью команд

0

0

Нет операций

0

1

Первый байт кода операции выбирается из очереди

1

1

Выборка следующего байта из очереди

1

0

Очередь команд пуста

^ Таблица 2.2

Типы машинных циклов

S2

S1

S0

Тип цикла

0

0

0

Подтверждение прерывания

0

0

1

Чтение УВВ

0

1

0

Запись УВВ

0

1

1

Остановt

1

0

0

Выборка команды

1

0

1

Чтение данных из памяти

1

1

0

Запись данных в память

1

1

1

Пассивный (нет операций)

^ CLK, RESET, READY - сервисные сигналы. Активный уровень сигнала RESET заставляет процессор немедленно закончить текущее действие, очистить внутреннюю логику, и перейти в неактивное состояние. Процессор начинает выбирать команды через несколько циклов тактовых сигналов после того, как RESET возвращается в неактивное состояние. Входной сигнал CLK должен быть подключен к генератору синхронизации. Сигнал READY сообщает процессору, что память или устройство ввода/вывода закончило передачу или прием данных. Соединение READY с уровнем логической 1 будет всегда устанавливать состояние готовности для процессора.

Для пользователя действия, выполняемые микропроцессором, представляют собой последовательность циклов канала по обмену информацией с памятью или периферийными устройствами. Каждый цикл канала микропроцессора состоит, как минимум, из четырех машинных тактов Т1 - Т4. Машинный такт начинается по спаду импульса синхронизации CLK и продолжается один период синхронизации.

Любой цикл шины можно условно разделить на две фазы:

фаза передачи адреса/статуса;

фаза передачи данных.

Фаза передачи адреса начинается перед началом такта Т1 и продолжается в течение этого такта. Фаза передачи данных начинается в такте Т2 и заканчивается в такте Т4. В такте Т1 на канал адреса/данных всегда выдается адресная информация. В этом же такте вырабатывается сигнал ALE, который позволяет идентифицировать начало цикла канала и используется как стробирующий импульс для занесения адресной информации во внешний регистр адреса.

В такте Т2 производится переключение направления работы ка­на­ла адреса/данных. Передача данных по каналу происходит в тактах ТЗ и Т4. Длительность цикла канала может быть удлинена использованием управляющего сигнала RЕАDY. Этот сигнал позволяет разработчику синхронизировать скорость работы внешней памяти со скоростью работы микропроцессора введением в цикл канала между тактами ТЗ и Т4 дополнительных тактов ожидания. В течение тактов ожидания данные на канале остаются неизменными. Между тактом Т4 текущего цикла и тактом Т1 следующего цикла канала процессор может вводить дополнительные (холостые) такты, предназначенные для выполнения внутренних действий. Моменты введения этих тактов и их число зависят от состояния очереди команд и выполняемой команды в УО.

На рис.2.3 представлена типовая временная диаграмма выполнения циклов чтения и записи.

Цикл чтения начинается с выработки сигнала ^ ALE. Этот сигнал используется для занесения адресной информации во внешний регистр адреса. В такте Т2 канал A/D переключается в высокоомное состояние, вырабатывается сигнал RD, который используется для чтения адресуе­мого устройства. Для управления шинными формирователями, обеспечивающими развязку канала адреса/данных микропроцессора от системного канала данных, используются сигналы DT/R и DEN.

Цикл записи (как и цикл чтения) начинается с выдачи сигнала ^ ALE и адреса на шину адреса/данных. В такте Т2 непосредственно за выдачей адреса на шину A/D выдаются данные для записи в адресуемое устройство. Эта информация остается истинной на канале данных до окончания такта Т4. Сигнал WR вырабатывается в начале такта Т2 и остается в этом состоянии до начала такта Т4.



Рис. 2.3. Временная диаграмма циклов чтения и записи

baumana-kompaniya-sprut-tehnologiya.html
bayandama-azati-ltti-ojindarin-dene-shinitiru-pnnde-oldanu-mazmni.html
bayandama-studentterd-iti-mdenietn-aliptastiru-zholdari-masati.html
bayandama-tairibi-zhobalau-tehnologiyasi.html
bayandamashi-z-abzhanova.html
baza-dannih-brsbs-na-flesh-kartah-na-01-07-2010g.html
  • esse.bystrickaya.ru/razdel-1-procentnie-dohodi-i-kratkie-svedeniya-o-licah-vhodyashih-v-sostav-organov-upravleniya-kreditnoj-organizacii.html
  • zadachi.bystrickaya.ru/sozdanie-bazi-dannih-obshestvenno-politicheskie-organizacii-i-dvizheniya-v-kazanskoj-gubernii-i-tatarstane-xix-xx-vv-postanovka-problemi-1.html
  • uchitel.bystrickaya.ru/rabochaya-programma-disciplini-tovarovedenie-prodovolstvennih-tovarov.html
  • thescience.bystrickaya.ru/istoriya-parovoj-mashini.html
  • education.bystrickaya.ru/11-vnebalansovaya-emissiya-fedrezervom-ssha-dollarov-osnovnoj-i-edinstvennoj-prichinoj-obvalnogo-krizisa-mirovoj.html
  • znanie.bystrickaya.ru/andrej-belij-simvolizm-kak-miroponimanie-stranica-5.html
  • literatura.bystrickaya.ru/rezultati-oblastnogo-konkursa-pushkinskie-chteniya-prohodivshego-23-24-fevralya-2012-goda-v-gimnazii-40-g-taraz-nominaciya-idum-visokoe-stremlene-sochinenie.html
  • lesson.bystrickaya.ru/tipologiya-kulturi.html
  • ucheba.bystrickaya.ru/prilozhenie-h-obyazatelnoe-forma-pervoj-stranici-farmakopejnoj-stati-38-tehnicheskij-kodeks.html
  • znaniya.bystrickaya.ru/razdel-iii-trudovoj-dogovor-k-trudovomu-kodeksu-rossijskoj-federacii.html
  • uchenik.bystrickaya.ru/adapter-vga-organizaciya-i-rabota-chast-2.html
  • nauka.bystrickaya.ru/upravlenie-personalom-chast-7.html
  • lektsiya.bystrickaya.ru/primernaya-programma-matematicheskie-metodi-v-biologii-rekomenduetsya-dlya-napravleniya-podgotovki.html
  • education.bystrickaya.ru/110-psihologo-pedagogicheskie-aspekti-organizacii-raboti-metodicheskie-rekomendacii-petropavlovsk-kamchatskij-2009.html
  • urok.bystrickaya.ru/prilozhenie-6-upravlencheskoe-konsultirovanie.html
  • textbook.bystrickaya.ru/ivan-barnyagin-lyotchik-geroj-sovetskogo-soyuza-stranica-2.html
  • thesis.bystrickaya.ru/poyasnitelnaya-zapiska-3-6.html
  • shpora.bystrickaya.ru/zasedanie-molodezhnoj-palati-9-socialnaya-podderzhka-10.html
  • books.bystrickaya.ru/cifri-obvinyayut-genocida-1991-2009-psevdoreform-i-eto-ekonomicheskij-terrorizm-protiv-ukrainskogo-naroda.html
  • apprentice.bystrickaya.ru/zernoochistitelnie-mashini.html
  • learn.bystrickaya.ru/glava-2-polyarizacionnaya-model-neodnorodnogo-fizicheskogo-vakuuma-dyatlov-v-l-polyarizacionnaya-model-neodnorodnogo.html
  • college.bystrickaya.ru/22-struktura-pedagogicheskoj-deyatelnosti-po-izbavleniyu-vzroslih-ot-alkogolnoj-i-tabachnoj-zavisimostej.html
  • paragraph.bystrickaya.ru/mazmni-zhobani-masattari-men-mndetter-zhobani-tirnamasi.html
  • thesis.bystrickaya.ru/programma-gosudarstvennogo-ekzamena-po-napravleniyu-230100-informatika-i-vichislitelnaya-tehnika-cikla-magisterskoj-podgotovki.html
  • shkola.bystrickaya.ru/news-in-houston-essay-research-paper-news.html
  • write.bystrickaya.ru/forum-molodih-predprinimatelej-sankt-peterburga-ti-predprinimatel.html
  • credit.bystrickaya.ru/osnashyonnost-obrazovatelnogo-processa-uchebnoj-literaturoj-osnovnaya-obrazovatelnaya-programma-municipalnogo-obsheobrazovatelnogo.html
  • essay.bystrickaya.ru/epilog-k-rasskazu-monastirskogo-kapellana-dzheffri-choser-kenterberijskie-rasskazi.html
  • nauka.bystrickaya.ru/uit-aleksej-transoanaliz-teoriya-lichnosti-moskva-stranica-14.html
  • institut.bystrickaya.ru/uchebnij-kompleks-dlya-studentov-specialnosti-271200-tehnologiya-produktov-obshestvennogo-pitaniya-zaochnoj-formi-obucheniya-kemerovo-2003.html
  • paragraph.bystrickaya.ru/lekcii-4-chast-2.html
  • learn.bystrickaya.ru/glava-tretya-obshij-plan-postroeniya-teorii-yazikovogo-mishleniya-g-p-shedrovickij-yazikovoe-mishlenie-imetodi.html
  • write.bystrickaya.ru/glava-3-vechnij-zakon.html
  • institut.bystrickaya.ru/travlenie-promivka-referat-vobzore-rassmotreni-istoriya-i-sovremennie-napravleniya-issledovanij-i-razrabotok.html
  • shpora.bystrickaya.ru/zadanie-vipolnite-testi-ukazhite-pravilnuyu-grammaticheskuyu-formu-testi-po-discipline-dlya-studentov-ikursa-instituta.html
  • © bystrickaya.ru
    Мобильный рефератник - для мобильных людей.